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Data Sheet
ADP5042
 
Rev. A | Page 27 of 32
EVALUATION BOARD SCHEMATICS AND ARTWORK
SW
VOUT1
PGND
MODE
C6
10礔
L1
1礖
VIN1
TP1
TP2
TP11
TP6
TP5
TP8
EN3
EN1
VIN2
VIN3
EN2
AGND
C2
1礔
VOUT2
VOUT3
WSTAT
WDI1
WDI2
nRSTO
TP12
C4
1礔
C5
4.7礔
IN1 = 2.3V
TO 5.5V
AVIN
R
FILT
30&
AVIN
VIN2 = 1.7V
TO 5.5V
C1
1礔
VIN3 = 1.7V
TO 5.5V
C3
1礔
VOUT1 AT
800mA
VOUT2 AT
300mA
VOUT3 AT
300mA
TP4
TP9
TP10
TP7
TP3
EN_BK
BUCK
EN_LDO1
LDO1
EN_LDO2
LDO2
AVIN
 
Figure 67. Evaluation Board Schematic
SUGGESTED LAYOUT
0.5
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0
5.5
1.0
1.5
2.0
2.5
3.0
3.5
VIAs LEGEND
mm
mm
6.0
6.5
MODE
VIN1
SW
PGND
EN1
4.0
4.5
5.0
5.5
6.0
C6 - 10?/SPAN>F
6.3V/XR5 0603
GPL
1.5V
3.3V
7.0
TOP LAYER
SECOND LAYER
PPL
C4  1礔
6.3V/XR5
0402
C1  1礔
10V/XR5
0402
C2  1礔
10V/XR5
0402
PPL = POWER PLANE (+4V)
GPL = GROUND PLANE
1.8V
AGND
ADP5042
GPL
GPL
GPL
GPL
PIN 1
EN2
NC
WDI1
WMOD
MR
C3  1礔
6.3V/XR5
0402
GPL
GPL
GPL
GPL
GPL
PPL
PPL
PPL
 
Figure 68. Layout
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